詳細硬件組成和結構
1、實驗係統采用CPU核心板和實驗模塊底板分離設計，全部係統總線通過2排50針插座和實驗電路主板隔離設計，確保CPU係統安全可靠，同時CPU係統板上加保護罩。

2、A80486DX核心板組成

2.1CPU基於A80486DX設計。

2.2係統主控芯片采用CPLD器件EPM7128S設計。

2.3係統監控采用256KFlashMemoryW29C020設計。

2.4用戶程序和數據存儲器采用128KSRAMUT621024設計。

2.5兩種與PC係統通信方式：①用CH395設計的標準USB通信；②用CH395SL設計的以太網通信。

2.6設計有新型串行通信接口16C2550B和RS232收發器SP232EEN及其DB9接口。

2.7總線插座提供32位數據總線、20位地址總線（可擴展為32位地址總線），數據總線支持8/16/32位存儲器與I/O操作。